摘 要：應用FPGA，采用PLL頻率合成技術，結合教學實驗平臺的需要，設計出了一個整數/半整數頻率合成器，輸出范圍為1 kHz～999.5 kHz，步進頻率可達到0.5 kHz。與以前的教學實驗裝置相比，系統在性能指標、直觀性等方面都有所提高，不僅可以用于教學實驗，還可以用作頻率源、頻率計。
關鍵詞：FPGA；PLL；半整數頻率合成器
頻率合成技術是現代通信的重要組成部分，它是將一個高穩定度和高準確度的基準頻率經過四則運算，產生同樣穩定度和準確度的任意頻率。頻率合成器是電子系統的心臟，是影響電子系統性能的關鍵因素之一。本文結合FPGA技術、鎖相環技術、頻率合成技術，設計出了一個整數/半整數頻率合成器，能夠方便地應用于鎖相環教學中，有一定的實用價值。
1 PLL頻率合成器的基本原理
頻率合成器主要有直接式、鎖相式、直接數字式和混合式4種。目前，鎖相式和數字式容易實現系列化、小型化、模塊化和工程化，性能也越來越好，已逐步成為最為典型和廣泛的應用頻率合成器[1]。本文主要采用集成鎖相環PLLphase-Lockde Loop芯片CD4046，運用FPGA來實現PLL頻率合成器。
鎖相頻率合成器是由PLL構成的。一個典型的鎖相頻率合成器的原理框圖如圖1所示。
它的工作過程可以簡單描述為：鑒相器輸出電流的平均直流值乘以環路濾波器的阻抗，形成VCO的輸入控制電壓。VCO是一種電壓—頻率變換裝置，具有一個比例常數。環路濾波器的控制電壓調整了VCO的輸出相位，除以N后，等于比較頻率的相位。因為相位是頻率的積分，所以這個過程同樣適用于頻率，輸出頻率可表示為：
公式1只有在PLL處于鎖定狀態下才成立，而在PLL重新調整到鎖定狀態的中間過程不成立。在實際應用中，R值是固定的，N值是可變的[2]，XTAL為輸入信號的頻率。
2 系統設計
整個系統的功能主要由FPGA芯片EPF10K10 LC84-4控制相關硬件實現。本系統的原理框圖如圖2所示。
從圖2可以看出，一方面，40 MHz有源晶振通過FPGA的控制進行分頻，得到1 kHz的頻率信號，作為CD4046的輸入基準分頻，CD4046的VCO的輸出信號直接輸入整數分頻模塊和半整數分頻模塊；另一方面，鍵盤掃描輸出鍵值，鍵值送往功能模塊。功能模塊指示“確定”，那么鍵值作為分頻系數，送到整數分頻和半整數分頻模塊，分別對VCO輸入的信號進行分頻；功能模塊指示“清除”，那么分頻系數清零。鍵值的最后一位直接控制二路選擇模塊：鍵值的最后一位是“0”，控制二路選擇模塊輸出整數模塊結果；鍵值的最后一位是“5”，控制二路選擇模塊輸出半整數模塊結果。分頻輸出的結果與鎖相環的基準頻率在鑒相器中進行比較，產生一個對應于這兩個信號相位差的Ud電壓信號，再經過環路濾波器濾除Ud中的高頻分量與噪聲，輸出Uc，Uc再輸入VCO，使得壓控振蕩器的振蕩頻率不斷向輸入信號的頻率靠攏，最后使得環路達到鎖定，VCO輸出穩定頻率。
工作過程中，FPGA控制可預置的N/N+0.5的變化，當N/N+0.5變化時，輸出信號頻率響應跟著輸入信號變化。同時FPGA也實現了鍵盤掃描與液晶顯示的功能。
2.1 系統硬件設計
硬件上，如圖3所示。該系統部分主要由7大部分組成：外部系統時鐘、4×4鍵盤控制電路、FPGA處理芯片、EPC2LC20型EPROM芯片、PLL芯片CD4046及其外圍電路、液晶1602顯示模塊、示波器。本設計使用FPGA專用配置芯片EPC2，通過下載電纜ByteBlaster MV，把程序多次下載到FPGA芯片中。系統使用FPGA芯片作為控制中心，按鍵掃描輸入控制信息，液晶屏進行顯示，能夠方便直觀地演示PLL芯片CD4046在頻率合成技術中的應用，且達到了預期的指標要求。本設計中的主要硬件的具體型號是：液晶TC1602A-01T，FPGA芯片EPF10K10LC84-4，40.000 MHz有源晶振HO-12B。
2.2 系統軟件設計
通過編寫VHDL程序實現整數/半整數分頻，并應用Quartus II和ModelSim，筆者完成了VHDL程序的設計及仿真。
系統軟件功能框圖如圖4所示。
系統的具體工作過程如下：
鍵盤掃描模塊負責掃描按鍵，輸出鍵值，鍵值輸入到1602液晶模塊中進行顯示。同時，通過功能鍵模塊去控制鍵值輸入到FPGA中的分頻模塊中，功能模塊為“確定”時，鍵值輸入到FPGA分頻模塊中，分頻系數N就等于輸入的鍵值。功能模塊為“清除”時，FPGA分頻模塊中，分頻系數N就會被清零。
3 系統測試及結果
測試儀器：INSTEK GOS-620(20 MHz模擬示波器)
測試溫度：室溫
3.1 檢測系統是否入鎖
鍵盤輸入從1～999.5時，所測CD4046的1號管腳波形如圖5所示，指示PLL處于入鎖狀態。
3.2 檢測較低頻的整數/半整數分頻
當N=3、9、13、1.5、5.5、9.5，輸入為1 kHz的頻率時，CD4046的輸出波形分別如圖6(a)、(b)、(c)、(e)、(f)、(g)所示。從圖中可以很明顯地讀到，輸出分別為3 kHz、9 kHz、13 kHz、1.5 kHz、5.5 kHz和9.5 kHz。這與理論上預見的結果是一致的。
3.3 檢測較高頻的整數/半整數分頻
當N為更高的數值時，通過比較CD4046的輸入輸出波形，很難直接看出來。這時輸入仍采用1kHz的頻率值，這時直接看輸出的頻率值。N=100、500、999、999.5時的波形分別如圖7(a)、(b)、(c)、(d)所示。
由圖7(a)得：所測頻率為1/(10×10-6)Hz=100 kHz
由圖7(b)得：所測頻率為2/(10×10-6)Hz=500 kHz
由圖7(c)得：所測頻率約為1/(10×10-6)Hz=1 MHz
由圖7(d)得：所測頻率約為1/(10×10-6)Hz=1 MHz
可見，這時實測值與理論上預見的結果也是一致的。
3.4 誤差分析
較低頻時的波形之所以占空比不是標準的50%，是由于CD4046輸出頻率經過FPGA分頻模塊之后產生的反饋信號只是一個脈沖信號，這個脈沖信號要與出入CD4046的1kHz的標準信號進行相位比較，而標準信號的占空比是50%，這就造成了相位比較之后產生的信號波形占空比不是50%，而本系統測試時所采用的是模擬示波器，對較低頻占空比非50%的顯示不是很好，這很有可能是由于波形不是非常標準的主要原因。
在測試完成之后，又用數字示波器來專門檢測CD4046的輸出頻率，結果與理論計算幾乎吻合。
本系統結合FPGA技術、鎖相環技術、頻率合成技術，設計出了一個整數/半整數頻率合成器，輸出范圍為1 kHz～999.5 kHz，步進頻率可達到0.5 kHz；與以前的實驗裝置相比，系統在性能指標、直觀性等方面都有所提高，它不僅可以用于教學實驗，還可以用作頻率源、頻率計。
參考文獻
[1] 王玉珍，李袁柳.現代頻率合成技術發展狀況及分析[J].宇航計測技術，2003，23(3)：62.
[2] 李曉慶.UHF鎖相頻率合成器設計及實現[D].大連海事大學，2006，2.
[3] 于洪珍.通信電子電路[M].北京：清華大學出版社，2005：229-238.
[4] 實用電子制作.鎖相環CD4046應用介紹[DB/OL].廣州：http：//www.sydzdiy.com.
[5] 劉暢.L波段多點頻鎖相頻率合成器[D]. 電子科技大學，2003，3.