基于FPGA的高速并行Viterbi譯碼器的設(shè)計與實現(xiàn)
《電子技術(shù)應(yīng)用》2007年第1期
童 琦，何洪路，吳明森
摘要： 針對319卷積編碼，提出一種Viterbi譯碼器的FPGA實現(xiàn)方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時鐘和存儲介質(zhì)復(fù)用，實現(xiàn)了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE 6．2中進(jìn)行了建模仿真和綜合實現(xiàn)。
Abstract：
Key words :
摘 要： 針對319卷積編碼，提出一種Viterbi譯碼" title="Viterbi譯碼">Viterbi譯碼器的FPGA實現(xiàn)方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時鐘和存儲介質(zhì)復(fù)用，實現(xiàn)了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE" title="ISE">ISE 6．2中進(jìn)行了建模仿真和綜合實現(xiàn)。
關(guān)鍵詞： Viterbi譯碼 路徑值" title="路徑值">路徑值 回溯" title="回溯">回溯
基于FPGA的高速并行Viterbi譯碼器的設(shè)計與實現(xiàn).pdf
此內(nèi)容為AET網(wǎng)站原創(chuàng)，未經(jīng)授權(quán)禁止轉(zhuǎn)載。