Altera 和 Xilinx都發布了28nm FPGA，都集成了 28Gb/s收發器。

1. 性能對比

2. 測試對比

Altera Demo板使用huber suhner MMPX 65 GHz snap connectors和2.4mm Cable，經過FCI Airmax 連接器20寸10G Base KR背板到連接器板，再通過cable環回到FPGA，整個鏈路長度超過40寸。使用BERTScope 的CRU和帶精密時鐘和CDR單元的DSA8200. 示波器整體本底抖動200fs。

Xilinx Demo只展示了發射端的眼圖測試，并請來了SI界的大牛Howard Johnson做特邀嘉賓。測試儀器為86100C+86108，本底抖動60fs，使用參考時鐘如下SRS CG635。

3. 眼圖對比

Altera 10Gbps收發器發送端眼圖，通過PCB上1寸多長的通道。

10Gbps PRBS信號經過超40寸長的鏈路后，接收端通過CTLE和DFE均衡的眼圖。

Xilinx 28Gbps收發器發送端眼圖

Altera 28Gbps發射端眼圖，針對視頻上公布的這個眼圖，Xilinx這么說：全球著名的信號完整性專家Howard Johnson博士在賽靈思官網上發布的一段視頻中對Virtex-7 HT FPGA的28Gbps串行接收器進行了演示，該演示采用實際的PRBS31模式，并獲得了非常完美的眼圖，顯示其傳輸信號的質量非常好，幾乎沒有什么抖動。而其競爭對手在其網站上公布的25Gbps串行收發器性能演示眼圖，開眼率不到Xilinx的1/2，而且信號質量不好，抖動較厲害。

Xilinx公司Serial IO高級產品市場經理Panch Chandrasekaran說：“盡管我們的主要競爭對手在新聞稿中對外宣稱其28nm FPGA實現了66個28Gbps收發器，但實際上他們至今給客戶演示的28nm FPGA只有4個28Gbps收發器(實際性能只有25Gbps)。

事實上，作為同時滿足符合OIF CEI-28G 標準(光互聯論壇的28Gbps通用電氣輸入輸出規范)的28Gbps收發器，必須都滿足最低的收發器時鐘抖動性能，兩者的PLL單元均基于LC tack技術；也必須滿足最小的接收機抖動預算 0.3UI。