高速可重構(gòu)AES的設(shè)計(jì)與實(shí)現(xiàn)
所屬分類：技術(shù)論文
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文檔介紹：提出一種可重構(gòu)AES硬件架構(gòu),對(duì)加/解密運(yùn)算模塊和密鑰擴(kuò)展模塊進(jìn)行了可重構(gòu)設(shè)計(jì),使其能夠適配128bit、192bit、256bit三種密鑰長(zhǎng)度的AES算法,并針對(duì)列混合模塊進(jìn)行了結(jié)構(gòu)優(yōu)化。在FPGA上進(jìn)行了驗(yàn)證與測(cè)試,并在0.18μm SMIC工藝下進(jìn)行了邏輯綜合及布局布線。結(jié)果表明其核心時(shí)鐘頻率為270MHz, 吞吐量達(dá)到3.4Gb/s,能夠滿足高性能的密碼處理要求。
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