BJ-EPM CPLD入門套件VHDL例程1
所屬分類：源代碼
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標簽： CPLD
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文檔介紹：library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity CLKDIV is port ( Clk : in STD_LOGIC; --50MHz輸入時鐘 Rst_n : in STD_LOGIC; --低電平復(fù)位信號 Clk_div : out STD_LOGIC --分頻信號，連接到蜂鳴器 ); end entity CLKDIV; --20bit計數(shù)器循環(huán)計數(shù) architecture COUNTER OF CLKDIV is signal cnt20b : STD_LOGIC_VECTOR (19 downto 0); --20bit計數(shù)器 begin process (Clk,Rst_n) begin if Rst_n = '0' then cnt20b <= x"00000"; elsif Clk'event AND Clk = '1' then cnt20b <= cnt20b+"1"; --分頻計數(shù) end if; end process; Clk_div <= cnt20b(19); --分頻賦值 end architecture COUNTER;
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