文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.222775
中文引用格式： 王可揚(yáng)，吉兵，屈凌翔. 一種用于PCIe多通道的De-skew電路設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2022，48(11)：63-66，73.
英文引用格式： Wang Keyang，Ji Bing，Qu Lingxiang. De-skew circuit design for PCIe multi-lane[J]. Application of Electronic Technique，2022，48(11)：63-66，73.
0 引言
PCI-Express(Peripheral Component Interconnect Express，PCIe)作為第三代高性能通用I/O總線技術(shù)，可以視作是PCI總線的改進(jìn)版本。它不單繼承了PCI的一些良好特性，實(shí)現(xiàn)了PCI總線協(xié)議全部軟件的向下兼容[1-2]，同時(shí)，在總線結(jié)構(gòu)上進(jìn)行了革命性的改變：一是從并行式變?yōu)榱舜惺剑遣捎昧它c(diǎn)對(duì)點(diǎn)的互連技術(shù)[3]。此外，PCIe也支持如熱插拔、功耗管理、質(zhì)量服務(wù)等高級(jí)特性[4]。
目前PCIe5.0可支持最快32 GT/s的傳輸速率，同時(shí)，不僅支持單通道數(shù)據(jù)傳輸，也可以支持2路、4路、甚至32路的多通道數(shù)據(jù)傳輸。然而，在PCIe進(jìn)行多通道數(shù)據(jù)傳輸時(shí)，即使使用同樣的時(shí)鐘源從發(fā)送端進(jìn)行數(shù)據(jù)發(fā)送，如果不在接收端進(jìn)行處理，仍然無(wú)法保證所有通道的數(shù)據(jù)能夠同時(shí)抵達(dá)接收端[5]。因此各個(gè)通道間就會(huì)存在時(shí)差，這是因?yàn)閷?shí)際電路中存在數(shù)據(jù)的傳輸延時(shí)。導(dǎo)致延時(shí)的因素有：(1)各通道信號(hào)線的長(zhǎng)度不同；(2)線路板在印刷時(shí)的阻抗存在差別；(3)由于數(shù)據(jù)的串化和解串引入延遲；(4)外部因素例如溫度的影響等[6-7]。
因?yàn)楦魍ǖ赖难訒r(shí)來(lái)源不盡相同，必然會(huì)使得各通道上的延時(shí)也有所區(qū)別。這也給消除多通道數(shù)據(jù)傳輸?shù)难訒r(shí)誤差帶來(lái)了更大的設(shè)計(jì)壓力。圖1所示為以四通道為例的情況。
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作者信息：
王可揚(yáng)，吉 兵，屈凌翔
(中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫214072)
