中文引用格式： 汪鋒剛，晉亞緊，周國華，等. 基于Cerebrus的Genus+Innovus流程的功耗面積優(yōu)化[J]. 電子技術(shù)應(yīng)用，2024，50(8)：21-25.
英文引用格式： Wang Fenggang，Jin Yajin，Zhou Guohua,et al. Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure[J]. Application of Electronic Technique，2024，50(8)：21-25.
引言
在先進(jìn)工藝節(jié)點(diǎn)下，芯片的PPA（Power Performance Area）優(yōu)化尤為關(guān)鍵，是IC設(shè)計(jì)綜合性能的重要指標(biāo)。尤其是對于大型SoC芯片中clone多次的模塊，對于面積功耗等的優(yōu)化顯得尤為重要，假設(shè)單個(gè)block PPA優(yōu)化5%，對于例化100次的block，從全芯片來看，收益就會(huì)非常明顯。但在追求極致PPA過程中，傳統(tǒng)方法更加依賴于經(jīng)驗(yàn)，對于option的選擇需要很多輪的迭代，并且runtime會(huì)增加很多。因此，在芯片設(shè)計(jì)中，需要可以同時(shí)考慮時(shí)序、面積、功耗及DRC方面的優(yōu)化方法，選擇最優(yōu)的option而綜合考慮進(jìn)行PPA的優(yōu)化。
本文中，在Cadence公司的自動(dòng)化布局布線工具Innovus的基礎(chǔ)上，使用新的基于機(jī)器學(xué)習(xí)的設(shè)計(jì)工具Cerebrus可以使芯片布局布線設(shè)計(jì)實(shí)現(xiàn)自動(dòng)化，節(jié)省人力成本的同時(shí)，可將功耗降低3.5%，面積降低3.1%。與此同時(shí)，再搭配Genus綜合工具，采用iSpatial解決方案對原有RTL級的邏輯優(yōu)化流程進(jìn)行改進(jìn)，最終實(shí)現(xiàn)功耗降低6.4%，面積降低8.5%，并對比分析了各方法的優(yōu)化效果。
本文詳細(xì)內(nèi)容請下載：
http://m.rjjo.cn/resource/share/2000006116
作者信息：
汪鋒剛1，晉亞緊1，周國華1，2，劉宇崢3
（1.深圳市中興微電子技術(shù)有限公司 后端設(shè)計(jì)部，廣東 深圳 518055；
2.移動(dòng)網(wǎng)絡(luò)和移動(dòng)多媒體技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，廣東 深圳518055；3.上海楷登電子科技有限公司，上海 200120）
