| FPGA設(shè)計(jì)管腳分配注意點(diǎn) | |
| 所屬分類：參考設(shè)計(jì) | |
| 上傳者：yangguang86 | |
| 文檔大小：34 K | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：在芯片的研發(fā)環(huán)節(jié)，F(xiàn)PGA 驗(yàn)證是其中的重要的組成部分，如何有效的利用FPGA 的資源， 管腳分配也是必須考慮的一個(gè)重要問題。一般較好的方法是在綜合過程中通過時(shí)序的一些約 束讓對應(yīng)的工具自動分配，但是從研發(fā)的時(shí)間段上來考慮這種方法往往是不可取的，RTL 驗(yàn)證與驗(yàn)證板設(shè)計(jì)必須是同步進(jìn)行的，在驗(yàn)證代碼出來時(shí)驗(yàn)證的單板也必須設(shè)計(jì)完畢，也就 是管腳的分配也必須在設(shè)計(jì)代碼出來之前完成。 | |
| 現(xiàn)在下載 | |
| VIP會員，AET專家下載不扣分；重復(fù)下載不扣分，本人上傳資源不扣分。 | |
Copyright ? 2005-2024 華北計(jì)算機(jī)系統(tǒng)工程研究所版權(quán)所有 京ICP備10017138號-2