數字基帶預失真系統中環路延遲估計的FPGA實現
所屬分類：參考設計
上傳者：aet
文檔大?。?span>480 K
標簽： FPGA
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文檔介紹： 基于FPGA芯片Stratix II EP2S60F672C4設計實現了數字基帶預失真系統中的環路延遲估計模塊。該模塊運用了一種環路延遲估計新方法，易于FPGA實現。同時，在信號失真的情況下也能給出正確的估計結果。Modelsim SE 6.5c的時序仿真結果和SignalTaps II的硬件調試結果驗證了模塊的有效性。
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